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上传时间: 2015-06-08
详细说明: 参考《16位5级流水无cache实验CPU课程设计实验要求》文档及其VHDL代码,在理解其思想和方法的基础上,将其改造成8位的5级流水无cache的实验CPU,包括对指令系统、数据通路、各流水段模块、内存模块等方面的改造。利用VHDL语言编程实现,并在TEC-CA平台上进行仿真测试。为方便起见,后续16位5级流水无cache实验CPU简记为ExpCPU-16,而8位的则记为ExpCPU-8。 对于内存模块的改造,可以采用两种方式:(1)利用TEC-CA平台上的16位RAM来存放8位的指令;(2)不用该16位的内存模块,独立设计一块8位的RAM。 时间允许的情况下,进行一些额外的、探索性的改造。例如,此5段流水模块之间,并没有明显地加上流水寄存器,可以考虑在不同模块间加上流水寄存器。此外,可以探索从外部输入指令,而不是初始化时将指令“写死”在RAM中;或者探索5段流水带cache的CPU的设计。各组亦可根据实际情况来做一些创新性的探索。 包含实验文档
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