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文件名称: verilog hdl 硬件描述语言
  所属分类: 其它
  开发工具:
  文件大小: 206kb
  下载次数: 0
  上传时间: 2009-10-30
  提 供 者: gog****
 详细说明: 功能:对输入时钟clock进行F_DIV倍分频后输出clk_out。 5 //其中F_DIV为分频系数,分频系数范围为1~2^n (n=F_DIV_WIDTH) 6 //若要改变分频系数,改变参数F_DIV或F_DIV_WIDTH到相应范围即可。 7 //若分频系数为偶数,则输出时钟占空比为50%; 8 //若分频系数为奇数,则输出时钟占空比取决于输入时钟占空比和分
(系统自动生成,下载前可以参看下载内容)

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