文件名称:
verilog现代可编程逻辑器件基础编程示例
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文件大小: 3mb
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上传时间: 2015-10-12
详细说明： 5个简单verilog程序示例，包含程序要求、代码实现以及仿真效果图，适合初学verilog的人学习。具体题目如下： 1. 设计一个1/5分频器。要求：编写设计模块；编写测试模型。 2. 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，控制定时器的直接复位、启动计时、暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为1Hz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。 （6）将设计代码和仿真代码写在作业本上。 3. 设计一个具有时、分、秒计时的电子钟，按24小时计时。要求： （1）数字钟的时间用六位数码管分别显示时、分、秒； （2）用两个控制键，对数字钟分别进行分、时校正； （3）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。 （4）将设计代码和仿真代码写在作业本上。 4. 设计一个序检测电路，功能是检测出串行输入数据Data中 的5位二进制序列10010（自左至右输入），当检测到该序列时，输出Out为1；没有检测到该序列时，输出输出Out为0，要求： （1）用状态机方法设计； （2）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。 （3）将设计代码和仿真代码写在作业本上。 5. 设计一个轨道交通自动售票电路，只接受1，2，5元硬币，每张票价定额5元，并支持找零。要求： （1）用状态机方法设计； （2）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综合。 （3）将设计代码和仿真代码写在作业本上。 ...展开收缩
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