文件名称:
Uart RS232 VerilogFGPA实现
开发工具:
文件大小: 3kb
下载次数: 0
上传时间: 2015-10-15
详细说明： Uart RS232 Verilog FGPA实现 带testbench，实现了串口数据接受口接收一个字节数据后将这一个字节通过输出发送出去，更详细的看读写模块 顶级模块如下： module UartRs232(clk50M, resetKey, uTx, uRx); `include "infoDefine.v" input clk50M; input resetKey; input uRx; //接受数据 output uTx; //发送数据 wire uTx; wire [7:0]readNum; wire readOkClk, writeOkClk; reg [15:0]clkCount; //最小细分频计数器 reg minUartClk; //细分频时钟 //实时读取数据 UartRead myUartRead(.minUartClk(minUartClk), .resetKey(resetKey), .uRx(uRx), .readNum(readNum), .readOkClk(readOkClk)); //将读到的数据从发送口发出去 UartWrite myUa rtWrite(.minUartClk(minUartClk), .resetKey(resetKey), .writeStart(readOkClk), .uTx(uTx), .writeNum(readNum), .writeOkClk(writeOkClk)); //产生对应波特率时钟 always @(posedge clk50M or negedge resetKey) begin if (~resetKey) begin clkCount <= 16'd0; minUartClk <= 1'b0; end else if (clkCount >= `UCLK_COUNT-1'b1) begin clkCount <= 16'd0; minUartClk <= 1'b1; end else begin clkCount <= clkCount + 1'b1; minUartClk <= 1'b0; end end endmodule ...展开收缩
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
