文件名称:
Verilog数字系统课程设计 出租车计价器
开发工具:
文件大小: 3mb
下载次数: 0
上传时间: 2018-09-14
详细说明： 使用Verilog硬件描述语言编写的出租车计价器，编写环境为Quartus ii 9.0，硬件平台为Cyclone EP1C6Q240C8. 实现主要功能如下： -输入时钟为系统晶振50Mhz. -两个开关分别控制：开始/停止计费，出租车行进中/停止等待 -一个开关控制所有数据的复位 -两个开关组合控制显示4种数据：当前计价（单位：元，精确到角）/当前行进总距离(单位：千米，精确到10m)/当前等待时间(单位：分，精确到分)/起步价内行进距离（单位：千米，精确到10m，详见计费规则） -计费规则：起步价9元/3千米，超出起步价部分2.4元/千米，停车等待时间内1元/10分钟（不足10分钟不计费）。 注：在起步价9元范围内，可算作是3元/千米，此时停车等待产生的费用也按照1元/10分钟折算到起步价内；即3元/千米的标准产生的行进费用与等待费用之和小于9元即视为起步价范围。（eg. 行进2千米，等待10分钟，总价为9元而非10元） 作为Verilog硬件描述语言初学者的入门项目，主要内容包含分频器、计数器、计算与数码管显示模块的简单实现与应用，具有一定的参考价值。
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
