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上传时间: 2018-10-15
详细说明： 实现Verilog多功能数字钟，（1）完成VerilogHDL课件2例2.10的闰年判断程序设计，年号的四位数字应该用BCD码表示； （2）用VerilogHDL设计一个测试向量，用枚举方式产生激励信号，列举不少于10个典型年号，将被测模块的输出与正确的结果依次进行比对， 若无错误，TB输出如下形式： OK : input YEAR= 2001, output leap= 0 OK : input YEAR= 2000, output leap= 1 若有错误，TB输出形式如下格式对齐的运行信息： Error: input YEAR= 1900, output leap= 1, the correct is 0
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