文件名称:
嵌入式开发-Virtex-4系列应用指南.pdf
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上传时间: 2019-05-23
详细说明： 大多数存储器接口都是源同步接口，从外部存储器器件传出的数据和时钟/选通脉冲是边沿对 齐的。在 Virtex-4 器件采集这一数据，需要延迟时钟/选通脉冲或数据。利用直接时钟控制技 术，数据经延迟，并与内部 FPGA 时钟实现中心对齐。在这个方案中，内部 FPGA 时钟采集传 出的数据。存储器传出的时钟/选通脉冲用于决定与数据位相关的延迟值。因此，与选通脉冲 相关的数据位的数量不受限制。由于无需将选通脉冲分配给相关数据位，所以不需要其他时钟 资源。 时钟/选通脉冲和数据位使用的 Virtex-4 资源是一条 64-tap 绝对延迟线。该 64-tap 绝对延迟 线可利用 IDELAY 和 IDELAYCTRL primitive 实现。时钟/选通脉冲和数据位均通 过此 64-tap 绝对延迟线来布线。虽然选通脉冲不用于采集数据，但它用于确定数据与内部 FPGA 时钟实现 中心对齐所需的 tap 数量。以下部分将详细解释直接时钟控制技术方案的设计及实现。
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