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上传时间: 2019-07-23
详细说明： 在设计超大规模集成电路时，有许多不同的实体需要优化。 这些实体往往不能同时优化，只能以牺牲一个或多个其他实体为代价来改进一个实体。高效集成电路的设计在功率、面积和速度方面同时进行，已经成为一个非常具有挑战性的问题。 功耗是现代超大规模集成电路设计领域的一个重要参数。 在超大规模集成电路中，低功耗超大规模集成电路的设计是满足摩尔定律和生产更多备份和更轻的消费电子产品所必需的。 乘法经常出现在有限脉冲响应滤波器、快速傅里叶变换、离散余弦变换、卷积以及其他重要的DSP和多媒体内核中。 一个好的倍增器的目标是提供一个物理紧凑，良好的速度和低功耗芯片。 在超大规模集成电路设计中，为了节省大量的功耗，降低其动态功耗是一个很好的方向，而动态功耗是总功 耗的重要组成部分。 本文提出了一种采用SPST实现方法的高速低功耗乘法器。 该乘法器的设计是将杂散功率抑制技术(SPST)安装在一个改进的Booth编码器上，该编码器由一个使用和门的检测单元控制。 修改后的booth编码器可以将产生的部分产品数量减少2倍。 SPST加法器将避免不必要的加法，从而将开关功耗降到最低。 与传统的阵列乘法器相比，该高速低功耗乘法器在改进后的booth编码器上可以实现30%的速度提升和22%的功耗降低。
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