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上传时间: 2020-03-28
详细说明：Intel® MAX® 10 FPGA DK Qsys NIOS II设计范例（Qsys system design Example）
此设计基于MAX 10 FPGA开发套件包含 Nios II，闪存FLASH，DDR3，三速以太网，UART
此设计是基于Quartus 16.0 Web服务器的板更新门户（BUP）设计，其中包含Nios®II处理器，三速以太网媒体访问控制（MAC）MegaCore®和DDR3MegaCore®。 它允许您通过以太网远程更新FPGA系统，例如，它可以用于更新嵌入式FPGA系统的固件。 该设计基于MAX 10 FPGA开发套件上的Ethernet A端口，请下载并安装BTS安装程序以获取有关BUP设计的更多详细信息。 另外，请参见应用笔记AN429：使用Nios®II处理器的以太网远程配置（PDF），以了解有关远程更新的更多信息。 请注意，此设计使用DDR3内存，并且根据不同套件的修订版，devkit上的引脚排列也会更改。 有关TCL脚本的信息，请参见MAX 10开发套件基准引脚布局设计，以及不同开发套件版本之间的引脚布局变化。
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