文件名称:
步进电机驱动芯片源代码-基于Xilinx公司CPLD实现-实际产品的完整工程
开发工具:
文件大小: 1mb
下载次数: 0
上传时间: 2020-03-26
详细说明：步进电机驱动芯片源代码-基于Xilinx公司CPLD实现-实际产品的完整工程
//Toppest module
module Stepper(EN_A, POL_A, DCLK_A, QCLR_A,
EN_B, POL_B, DCLK_B, QCLR_B,
CHR_A_B,
DEAD_CLK,
CHOP_CLK,
LH_A, LL_A, RH_A, RL_A,
LH_B, LL_B, RH_B, RL_B,
QA_Test, QB_Test);
input EN_A, POL_A, DCLK_A, QCLR_A;
input EN_B, POL_B, DCLK_B, QCLR_B;
input CHR_A_B;
input DEAD_CLK;
input CHOP_CLK;
...
module PhaseCtrl(EN,CHR,POL,DCLK,Q,LH,LL,RH,RL);
input EN;
input CHR;
input POL;
input DCLK;
input Q;
output LH;
output LL;
output RH;
output RL;
assign LH = (
(~EN) & CHR
) &
(
(POL & (~DCLK) & Q)|
(POL & DCLK & Q)
);
assign LL = ( (~EN) & (~CHR) ) |
( (~EN) & CHR & (~POL) & (~DCLK) & (~Q) ) |
( (~EN) & CHR & (~POL) & (~DCLK) & Q ) |
( (~EN) & CHR & (~POL) & DCLK & Q ) |
( (~EN) & CHR & POL & (~DCLK) & (~Q) );
...
module DeadBand(DrvIn, Clk, DrvOut);
input DrvIn, Clk;
output DrvOut;
reg reg_DrvOut;
reg[1:0] reg_DlyCnt;
initial
begin
reg_DrvOut=0;
reg_DlyCnt=0;
end
always(posedge Clk)
begin
...
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