高速DSP系统设计的关键技术及其在电源噪声中的问题分析.pdf高速DSP系统设计的关键技术及其在电源

文件名称: 高速DSP系统设计的关键技术及其在电源噪声中的问题分析.pdf

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详细说明：高速DSP系统设计的关键技术及其在电源噪声中的问题分析pdf,具有较高时钟率和速度的高速DSP系统设计正在变得日益复杂。结果，增加了噪声源数。现在，高端DSP的时钟率（1GHz）和速度（500MHZ）产生可观的谐波，这些是由于PCB线迹的作用如同天线所致。由此引起的噪声使音频、视频、图像和通信功能降低并对达到FCC/CE商标认证造成问题。为了降低电源噪声，对于高速DSP系统设计人员来讲，识别和找出可能的噪声原因以及采用良好的高速设计实践是关键。本文说明交扰、锁相环（PLL）、去耦/体电容器在降低噪声中的重要性。抗和更多电荷存储能降低下降,但对于高频信号,高信电容器不是最佳的。理想地,在电源地应包含一个高值和一个较低值电容器。若不能实现,用一个001碑电容器是一个可接受的折衷方案。应该用较对大的体电容器,至少10倍于总去耦电容器。例如,在10KHZ,100僻电解电容具有0.6Q左右的等效串联电阻(ESR),同样值的钽电容具有0.12Ω左右的ESR,这使得钽电容更适合体电容器。对于去耦陶瓷电容优于聚酯电容器。例如,在1MHZ,0.1碲陶瓷电容器只有0.12Ω左右的ESR,而1.0噼聚酯电容器只有 0119的ESR。去耦电容器应放置在PCB底端靠近器件引脚处。对」高速DsP,去耦电容器应放置在每个电源引脚处。若空间不允许这样做,也应尽可能地放置在器件周围。复杂DsP去耦的种有效方法是从对角划两个虚线构成个Ⅹ(图4)。然后独立分析4个区域的每个区域为使得体电容器靠近去耦电容器,把它们放置在板的顶端。这种定位使线踪最短,冋时可降低辐射和寄生电感。以T公司的OMAP5910DSP为例,特别注意包含数字PLL和外部存储器接口的区域(图 4中左边区域)。该器件有13个芯核电压引脚,峰值芯核电流耗电170mA(平均每个引脚 13mA)。在该区域的3个芯核电压引脚包括数字PLL和外部存储器接口,耗电39mA。为了保证精度,在确定电容器大小时,增加100%容限(即78mA)是合适的。必须消除峰值VO 电流。应采用谨慎的方法,假定在此区域所有54个1O线同时开关4mA,这将导致216mA 通过此区域的8个VO电压引脚。 47 00Q47[0022]0047 00047 00047 dow 0011 00z2] 4.7 D0047 sow sow 0.0047 001 000001100056「0.01 图4OMAP5910DSP电容值随着芯核和/O电压工作不同频率,必须用合适大小的电容器去耦电源。在此实例中, 用下面的公式计算,计算的芯核电容为0.0078噼,对于216mAO电流所需电容为0.22噼: 其中1为峰值电流,dv为最大所允许的纹波电压(假定10mV),dt为上升时间(假定 1ns,OMAP5910典型值)。所以,芯核电容C=78mAx(1ns/10mν)=0.0078群在OMAP5910BGA封装中,对于每个区域的4个电容器都有足够的空间,没有一个是用于每个芯核电源引却的。因此,为了去耦芯核电压引脚,最好选择两个电容器,其总值为 0.0078磷(配置两个0.0047碑陶瓷电容器,以使从引脚到地有最短距离)。必须考虑开关频率。芯核部分在150MHz开关转换,而8个1O引脚在75MHz开关转换。可以用另外两个电容器位置来去耦/O电压引脚(即用两个自谐波振频率75MHz以上的0.01礵陶瓷电容尜提供0.022硼) 体电容器值在此实例中,DP总芯核电压电流为338mA。用上面的公式计算电容为0.0338磷。做为体电容应该是10倍去耦电容值,大约为0.39噼。对于O电压,进行同样的处理,得到 084僻电容,给出总电容1.23磷。对于体电容器,每个提供3.075磷(1.23噼除以4,然后乘以10),应该把它加到每个区域上。现在可得到的最小体电容值是做为衣面贴装元件的 47噼,此电容值在本例中工作良好。如果没有表血贴装电解电容,应选择钽体电容器。对于4个区域的每个区域去耦和体电容值可以用这种方法计算,并示于图4。

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