LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf[原创] LATTICE开发板原理图

文件名称: LATTICE开发板原理图测试代码软件使用以及中文资料2.pdf

所属分类: 专业指导

开发工具:

文件大小: 446kb

下载次数: 0

上传时间: 2019-08-31

提供者: drji*****

下载 (446kb)

不能下载？报告错误

详细说明：[原创] LATTICE开发板原理图测试代码软件使用以及中文资料 [复制链接]器件的主要特性非易失,无限次重构瞬时上电,数微秒单片,无外部配置存储器很高的设计安全性,不能戳取位流用数毫秒重构基于SRM的逻辑通过系统配置和JTAG口对SRM和非易失存储器编程支持非易失存储跽的后台编程睡眠模式静态电流减小100倍 TransFR重构系统正常工作时,可进行现场更新逻辑大量I/0 -256到2280查找表 73到271个I/(0,有多种封装选择支持密度迂移无铅的、符合ROHS标准的封装嵌入式和分布式存储器 27 Kbits system嵌入式RAM块 7.7 Kbits分布式RAM 专用FIF0控制逻辑 ·灵活的/0缓冲器可编程sysI0缓冲器支持多种接口 LVCM0S3.3/2.5/1.8/1.5/1.2 LVTTL PCI LVDS、BuS-LVDS、 LVPECL和RSDS ·系统时钟PLL 多达两个模拟PLL 能够进行时钟分频、倍频和相移系统级的支持 IEEE标准1149.1边界扫描,具有 iSpTRCY内部逻辑分析仪功能片内振荡器器件的电源电压为3.3V、2,5V、1.8或1.2V 符合IEE1532在系统编程标准表1为 MachE0系列产品选择指南 Device LCHXO256 LCMXO640 LCIXO1200 LCMXO2280 s 25 640 1200 2280 Dist RAM(Kbits 6.1 -ER SFAM(Bits) 9216 27648 Number of EBR SRAM Blocks(9 Kbits) 0 co vollage 12182533V1282531218253312/18253V Number of plls 0 MEx. C 211 Packages 100-Fin TQFP(14x14 mm) 14Fin TQFP(20x20 mmy 113 113 100-Eall csBGA (8x8 mm) 132叫 CSBGA( Bx8 mm 101 101 101 250-tall fp BGattBGA(17x17 mn) 211 32+-Eall fBGA(19x19 mm) 271 表1 Mach0系列产品选择指南 Mach0能满足CPLD和低容量FPGA应用的需求,例如;粘合逻辑、总线桥接、上电控制以及控制逻辑。在单个芯片上集成了CPLD和FPGA的最佳特性借助莱迪思的 ISpLEVER设计工具可以使MachⅪ0系列高效地实现大型复杂设计。支持MachⅪ0的综合库适用于流行的逻辑综合工具。 ISpLEVER工具采用综合工具的输出结果,并且配合软件中的 floor planning工具的约束条件, 在 Mach0器件中进行布局布线。 ISpLEVER工具从布线中提取时序信息,并将它们反注到设计中来进行时序验证器件结构 MachO系列器件的中间是逻辑块阵列,器件的四周是可编程I/0单元 ( Program I/0,简称PI0)。这个系列中的有些器件有 SVSCL0 CK PLL和 SysMEM Embedded Block RAM(EBR)。图1、2、3展示了此系列中的各种器件逻辑块以行和列的形式来排列。EBR块放在逻辑阵列左边的列中。PI0分布在器件的外围。PI0利用灵活的、被称为sysI0接口的I/0缓冲器来支持各种接口标准。这些块连接到许多垂直的和水平的布线通道资源。布局和布线软件工具自动地分配这些布线资源。器件中有两种逻辑块:可编程功能单元( Programmable Function Unit, 简称PFU);无RM的可编程功能单元( Programmable Function Unit without ram,简称PF)。PFU包含用于逻辑、算法、RAM/R0M和寄存器的积木块。PFF包含用于逻辑、算法、ROM的积木块。优化的PFU和PFF能够灵活、有效地实现复杂设计。逻辑块以二维的阵列形式分布。器件中每行为一种类型的积木块 Mache0系列中,组(bank)的数目根据器件而定。不同的组有着不同类型的 I/0缓冲器。 SySMEM EBR是大的、专用快速存储器块,仅在较大的器件中有这些块,可以配置成RAM、R0M或FIF0。FIF0支持包括专用的FF0指针,以及用于LT使用最小化的标,志“硬”控制逻辑。较大的MachⅪ0结构提供多达2个 SySCO0CK锁相环(PLL),这些块分布在存储器块的末端。PLL有倍频、分频和相移功能,用来管理时钟的相位关系系列中的每种器件都有JTAG端口,支持编程、器件的配置和访问用户逻辑。 Mach0器件能工作于3.3V、2.5V、1.8V和1.2V的电压,易于集成至整个系统 PLOS Ar syslO Banks ‖匚囗 Programmable Functional units sMEM Embodded (PFUS) with RAM ck RAM(EBR Functional units (PFFS RAM LoCK PLL TAG Pcr 图 IOs Arranged into syslO Ban ks H Programmable Function Units(PFFs without ram Function units ,PFUs)with RAM JTAG Port 图 Programmable Function Units (PFFs)without RAM JTAG Port PIOs Arranged ito syslo Ba Programmable Function Units(PFUs ith RAm 图和块 MachⅫ0器件的核心是P門和PFF。PU可以通过编程实现逻辑、算法、分布式RAM、分布式ROM功能。PFF可以通过编程实现逻辑、算法、R0M功能。除非特别说明,本文接下来不再区分PFU和PFF,都简祢为PFU 每个PU由4个互联的 slice组成,如图4所示。所有与PF的互联都来自布线区。每个PU有53个输入,25个输出 From Routing Lu 48 幽画 LUT4& CARRY CARRY CARRY CARlY CARRY叶 Slice 0 Slice 2 Sice 3 Latch Latch Latch 干+-于 T g 图4PFU的结构每个 slice有两个LUT4查找表,其输出送入两个笱存器,这两个寄存器可以通过编程成为触发器或者锁存器模式。LⅥT与相关的逻辑组合在一起可形成LUI5、LUT6、LUT7和LUT8。器件中的控制逻辑执行set/ reset功能(可编程为冋步、异步模式)、时钟选择、片选和多种 RAM/ROM功能。图5为 slice 的内部逻辑示意图。 Slice内的寄存器可配置成正/负和边沿/电平时钟。有14 个输入信号,13个来自布线区,一个来自邻近的 slice或PFU的进位链。有7 个输出,6个至布线区,一个至邻近PFU的进位链。 To/From Biparent s夺!PFU Slice OFX A1 DI LUT4& D D Q1 CARRY latch From Routing Routing M LUTA CARRY SUM Latch Control Signals CE selected and CLK inverted per LSR slice in routing Intcrslicc signale are not shown To/ Fr Different slice」PFU 图5 slice的内部逻辑示意图的工作模式每个 slice都能实现四种模式:逻辑、行波、RAM和R0M,在PFF中的 slice可实现除RM外的其余模式。表2列出了 slice实现的各神模式 Logic Ripple RAM ROM PFU Slice LUT 4x2 or LUT 5x1 2-bit Arithmetic Unit SPR16X2 ROM16x1 2 PFF Slice LUT 4x2 or LUT 5x 1 2-bit arithmetic Unit N/A ROM16x1x2 表2S1ice的工作模式逻辑模式在这种模式中,每个 slice的LⅦT配置成4输入的组合逻辑查找表个LUT4有16种可能的输入组合。通过编程可以产生有4输入的任意逻辑功能。每个 slice中有两个lUT4。在一个 slice内可构成LUT5。较大的查找表诸如LUT6、LUT7、LU8可用级连 slice而构成。行波模式此方式能够有效地实现较小的算术功能。每个 slice能完成如下功 2位加 ●2位减使用动态控制的2位加/减 2位加法计数器 2位减法计数器行波模式乘法器积木块有A和B两组输入的比较功能 A大于等于B A不等于B A小于等于B 在这种模式中还有另外两个信号:进位和进位传递,允许级连的s!ice 实现快速的算术功能。 3.RAM模式可用每个LT块构成16X1位存储器的分布式RAM。多个LUT和 slice 的组合可构成各种不同的存储器莱迪思的软件支持构成各种大小的存储器。表3说明了实现不岡类型的存储器所需要的 slice数目。图6为分布式存储器组件图。双口RAM需要用两个s1ice,一个 slice用作读写口,另一个用作只读口。 SPR16X2 DPR16X2 小 umber of slices 2 Note: SPR= Single Port RAM, dPR= Dual port RAM 表3实现不同类型的存储器所需要的 slice数目 SPR16X2 DPR16X2 ADO RADO AD1 WADO RAD1 AD2 WAD1 KRAD2 AD3 DOQ WAD2 RAD3 D|0 DO1 WAD3 D|1 DIO RDOO WRE D|1 RDO1 CK wCK WRE WOO i WDO1 ROM16X1 ADC AD1 AD2 卡D0 AD3 图6分布式存储器组件模式 R0M模式与RAM模式相似,只是少了写端口。在R0M中预置数据是通过配置期间编程接口来完成的 PFU的工作模式一个PFU中的几个 Slices可以合起来实现更大的功能。表4列出了PFU 的几种工作模式。 Logic Ripple RAMT ROM LUT 4x8 or 2-oit add x 4 SPR16X2X 4 ROM 8 MUX 2X1x8 DPR16X2X2 UT5X4c 2-bit sub x 4 SPR16X42 ROM16x2 X 4 MUX 4x1 x4 DPR16X4x1 LUT 6X 2 or 2-C it Counter x 4 SPR16X8x 1 ROM 2 MUX 8X1x2 LUT IX1 or 2-bit Comp X 4 ROM16X8 x 1 MUX 16X1 1 These modes are nct availabe in pff bocks 表4PFU的工作模式时钟控制分布网络 Mache0提供全局信号:4个主时钟和4个次级时钟。主时钟信号由4个 16:1多路器产生,如图7,8所示。 Mach0256和 Mache0640有4个双功能时钟引脚,以及12个内部布线信号。 Mach01200和 Machu02280有4个双功能时钟引脚,以及6个内部布线信号,以及6个PL输出 Primary Clock 0 Frimary Clock 1 Frimary Clock 2 Primary Clack 3 R ckck 图和的主时钟

(系统自动生成,下载前可以参看下载内容)