数字频率计报告.pdf在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有

文件名称: 数字频率计报告.pdf

所属分类: 硬件开发

开发工具:

文件大小: 1mb

下载次数: 0

上传时间: 2019-07-13

提供者: qq_41******

下载 (1mb)

不能下载？报告错误

详细说明：在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此频率的测量就显得更为重要。本文所设计数字频率计是用数字显示被测信号频率的仪器,它主要由四个部分组成:时基电路,计数电路,控制电路和显示电路。本数字频率计使用测频法，由时基电路提供时基信号，在高电平测量数据，低电平处理数据，通过控制电路，实现对计数器的译码锁存与清零作用,从而达到测频目的。数字电子技术基础课程设计数器所得到的计数值,并且通过译码器译码完成后通过数码管显示出来。锁存完成之后再向计数器提供清零信号,然后计数器再开始下一次的测量,系统整体设计框图如图12.1所倣测信号闸门电路计数模坎译码显示模块闸门信号清岺信号锁存信号时基信号时基电路逻辑控制电路图12.1系统整体设计框图模块电路的设计与仿真 21时基电路 2.1.1电路原理时基电路是由555定时器构成的多谐振荡器,电路原理图如图2.1.1所示。在接通电源之后,若此时555定时器的放电三极管T未导通,则电容C1通过电阻R1、R2进行充电, 此时电路输出高电平。当电容C1上的电压达到2V/3时,电路输出高电平,同时放电一极管T导通,电容C1通过电阻R2放电,电路输出低电平。当电容C1上电压下降至ve/3时, 电路输岀翻转为高电平,同时放电三极管T截止,电路周而复始的工作,产生时堪信号。 VCC 时基信号 R2 C: t ? 4.7UE 图2.1.1时基电路原理图数字电子技术基础课程设计时基信号的高电平时间由电容充电时间决定,其计算公式如下: tpH≈0.7*(R1+R2)*C 时基信号的低电平时间由电容充电时间决定,其计算公式如下 tpL≈0.7*R2* 212 Protues仿真使用模拟示波器测量时基电路输岀的时基信号,示波器测量结果如图2.1.,2所示。根据示波器测量结果,时基信号的高电平时间约为1s,低电平时间约为120ms,时基信号满足设计要求。 ital oscilloscope Channel a Channel c one-Shot Horizontal Channel B Channel D PosIton 图2.1.2示波器仿真结果 22计数模块电路 2.2.1电路原理根据设计要求,需测量100Hz的信号,使用计数法计数时,计数模块最低需在1s内可以计100k个边沿脉冲。且因为显示模块为数码管,为了让数码管方便显示,故每一个计数器芯片都应设计为模十计数器,同时为6个模十计数器级联才能符合设计要求。但是当计数模块为6个计数器级联时,若采川同步计数器,则可能会使得计数脉冲的负载加重故选择采用异步十进制计数器芯片74LS90,其芯片的功能表如表221所小。根据芯片功能表,当R9(1)、R9(2)保持低电平时,可以通过控制R0(1)、RO(2)两个引脚的电平高低来控制计数器工作状态。故通过逻辑控制电路冋计数模块输入计数/清零信号, 当该信号为高电平时,计数器计数。当该信号为低电平时,计数器清零。为了实现计数器数字电子技术基础课程设计之间的级联,将低位计数器的Q4输出端接至高位计数器的CKA输入端。当低位计数器的计数状态Q0Q1Q2Q3从1001变为0000即计数值从9变为0时,Q4会产生一个下降沿信号输入到高位计数器的(KA端,实现∫低位计数器向高位计数器的进位功能。计数模块电路图如图22.2所小。表22174LS90功能表 Reset Inputs复位输入输出 Ro(1)Ro()R9(1) R9(2) od QC QB QA X 风 X COUNT OuNT COUNI L COUNT 8s88 38a 888 858B 74 s90 74590 计数/清零信号被测信号图22,2计数模块电路图 222 Protues仿真给电路加上计数/清零信号和被测信号后,使用逻辑分析仪去测量其中一个计数器芯片的输出,其输出结果如图2.2.3所示,其中A0-A3分别对应着计数器芯片的四个输出端Q0 Q3,A4为计数/清零信号。根据测量结果,计数器能够在计数信号有效时正常计数,在清零信号有效时保持清零状态。数字电子技术基础课程设计 VSM Logic Analyser Capture 图22.3计数模块仿真结果 23译码显示模块电路 2.3.1电路原理根据设计方案,译码显示模块需完成对计数器的计数结果进行锁存、译码并且通过数码管显示岀来。为了减少芯片数量,故选择自带锁存功能的译码器芯片CD4511,CD451l 的功能表如表2.3.1所示。表23.1CD4511功能表十进制输入输出字型或功能 B DC B A be d e f LE LT 000011111 01000110110000 00101 1101101 0011 1 1111001 0100 1 0110011 5 0 0101 1 1011011 6 0110 1 0011111 I-I 7 0 0111 1 1110000 1000 10 1111011 消隐 0 0000000 锁定 1 锁定在上一个LE=时测试 1111111 根据CD45ll功能表,数码管应选择共阴极数码管。逻辑控制电路给译码显示模块输入锁存译码信号,即￠D4511心片的豇和冮始终保持着接髙屯平,给心片的LE端输入译码显示信号。当译码显示信号为高屯平吋,译码显示模块锁存在上一个LE-0吋的状态, 显示在高电平来临之前的状态,当译码显示信号为低电平时,译码显示模块就会实时刷新显示状态。译码显示模块电路图如图2.3.2所示数字电子技术基础课程设计 5838 8岩8 888 58u10 下译码锁存信号图2.3.2译码显示模块电路图 24闸门电路 2.4.1电路原理闸门电路需根据闸门信号来控制被测信号是否能够输入到计数模块。当闸门信号为高电平时,被测信号能够止常地通过闸门电路输入到计数模块,而当闸门信号为低电平时, 被测信号被闸门阻碍,无法通过闸门电路。根据闸门电路的设计要求,可以釆用二输入与非门来实现闸门信号对被测信号是否输入到计数模块的控制。如表2.4.1为四2输入与非门74LS00的功能表。若闸门信号输入到与非门的A端,被测信号输入到与非门的B端,根据其功能表可知,当闸门信号为高电平时,闸门电路的输出信号与被测信号反相,当闸门信号为低电平时,闸门电路的输出信号直保持高电平,阻碍被测信号输入计数模块。闸门电路的电路图如图2.4.2所示表24174LS00功能表 Inputs Output A H H YHHHL H H 数字电子技术基础课程设计被测信号 ∴U13A 输出信号孔S00 闸内信号图242闸门电路原理图 242 Protues伤真向闸门电路输入闸门信号和被测信号,使用模拟示波器观察输岀信号与两个输入信弓的波形图,如图24.3所示。 Cigital Oscilloscope Chant阳el具 ClAusel c Dc Invert Auto Source Horizontal Clannel B ChannelL 50 nvert 图242输出电压波形图如图所示,第一个信号为闸门电路输岀信号,第二个为被测信号,第三个为闸门信号。当闸门信号为高电平吋,被测信号能够正常地通过闸门电路输出到计数模块,当闸门电路为低电平时,闸门电路输岀保持为高电平,导致被测信号无沄传输到计数模垬,满足设计要求。数字电子技术基础课程设计 2.5逻辑控制电路 2.5.1电路原理根据设计方案,逻辑电路需要根据输入的时基信号,通过逻辑电路来产生控制计数模块的清零信号和控制译码显示模块的锁存信号,以此来实现数字频率计的自动测量和刷新功能。译码显示模垬需要通过逻辑控制电路产生一个译码信号来实现对译码显示模块的锁存数据和刷新数据的功能。译码信号是在计数模块测量完成之后,在清零信号有效之前进行锁存当前测量结果的数据,根据CD4511的功能表,锁存信号是高电平有效,即在髙电平时译码器对高电平来临之前的输入信号进行锁存并保持,在低电平时锁存失效, 即根据输入信号的变化实时刷新输岀信号。在逻辑控制电路内,为∫让其基于时基信号产生锁存信号,采用了555构成的不可重复触发的单稳态触发器。 4.7u ∷∴时基信号 12B U1: D U2A 清需信号 74Ls00 图2.5.1非门延时电路图单稳态触发器的特点是电路有一个稳定状态和一个暂稳状态。在触发信号作用下,电路将由稳态翻转到暂稳态,但是暂稳态是一个不能长久保持的状态,由于电路中RC延时环节的作用,经过一段时间后,电路会自动返回到稳态,并在输出端获得一个脉冲宽度为 t的矩形波。在单稳态触发器中,输岀的脉冲宽度tw,就是暂稳态的维持时间,其长短取决于电路中电阻R和电容C的参数值。由555构成的单稳态触发器电路及工作波形如图2.5.2所示。图中R,C为外接定时元件,输人的触发信号v接在555的低电平触发端(脚)。稳态时,输出υ为低电平,即无触发器信号(v为高电平)时,电路处于稳定状态且输出低电平。在v的负脉冲作用下,低电平触发端得到低于Vc/3,输出υ为高电平,放电三级管T截止,电路进入了暂稳态,定吋开始。在暂稳态期间,屯源Vc→R→C→地,实现对电谷的充电,允电时间常数T=RC, L按指数规律上升。当电容两端电压v上升到2vc/3后,6端为高电平,输出v变为低电平,放电三极管T导通,定时电容C充电结束,即暂稳态结束。电路恢复到稳态v为低电数字电子技术基础课程设计平的状态。当第二个触发脉冲到来时,又重复上述过程。 U R 4 CC 555 O C〓饥 C 0.01uF O 图2.5,25单稳态触发器电路及工作波形图根据上述555单稳态触发器电路原理,v从零电平上升到2vc/3的时间就是输出电压的脉宽t,其计算公式如式所示。 =RCln3≈11RC 逻辑控制电路的原理图如图2.5.3所示,实现对输入的时堪信号进行变换,转化为清零信号和锁存信号。时基信号 U1-3: B 13:D 清乍号存管号图2.5.3逻辑控制电路原理图 252 Protues伤真向逻辑控制电路喻入时基信号,使用示波器测量其输入信号和输岀的清零信号及锁存信号的波形图,如图2.54所示。锁存信号在时基信号的下降沿触发,一直持续到时基信号下一次下降沿之前才转化为低电平,清零信号与时基信号相比较发现清零信号在产生于时

(系统自动生成,下载前可以参看下载内容)