开发工具:
文件大小: 394kb
下载次数: 0
上传时间: 2010-03-18
详细说明： 第1 步 - 设计输入 软件设计输入工具被用来建立一个 VHDL、Verilog、ABEL 或原理图 （Schematic）形式的 设计。 第2 步 - 实现 软件实现工具被用来将设计网表适配到所需的Xilinx的器件结构中去并生成一个配置用的 比特流或 jedec 文件 。 第3步 - 配置或输入 配置是用外部的数据源 （如 PROM、CPLD 或微处理器）将配置数据下载到 FPGA 中的一个过 程。
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