文件名称:
用verilog语言在FPGA通讯工程中实现BCD译码
开发工具:
文件大小: 2kb
下载次数: 0
上传时间: 2020-07-17
详细说明：用verilog的for循环实现了0-99999之间数据的BCD译码，方便FPGA中AD采集和串口通讯间等数据传输，一个时钟大概就可以实现一次译码。已经在8路16位的AD采集的FPGA程序中测试运行，可以实现采集数据后，发送到上位机通过ascl码显示8路数据。可以当成模块直接在自己的程序中调用译码即可
(系统自动生成,下载前可以参看下载内容)
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