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上传时间: 2020-07-31
详细说明：现今的FPGA设计大多采用时序逻辑，需要时钟网络才能工作，通常情况下，时钟通过外部晶体振荡器产生。虽然大多数情况下使用外部晶振是最好的选择，然而，石英晶振对温度漂移敏感，且易碎，对于一些恶劣场合，如导引头制导电路，温度骤变和高速振荡使得应尽量避免使用晶体振荡器。本文主要研究如何通过FPGA内部延迟单元构建闭合组合逻辑链产生自激振荡，从而产生时钟信号，并通过内部PLL锁相环获得倍分频时钟的方法。该方法可用于应避免使用时钟的场合下代替外部晶体振荡器使用。
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