文件名称:
基于Verilog HDL的I2C总线分析器
开发工具:
文件大小: 97kb
下载次数: 0
上传时间: 2020-08-05
详细说明：提出了采用 Verilog HDL设计I 2C总线分析器的方法，该 I 2C总线分析器支持三种不同的工作模式：被动、主机和从机模式，并提供了嵌入式系统设计接口。通过硬件总体框架分析，分模块输入，经过仿真、逻辑综合和 FPGA硬件验证表明，该总线分析器与其它常用接口方式相比具有低功耗、占用资源少和功能完备等特点，并较少占用微处理器指令周期，应用在医疗检测系统中解决了增加可靠扩展平台问题。
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