文件名称:
2.5 Gbps收发器中1∶2解复用电路的设计
开发工具:
文件大小: 190kb
下载次数: 0
上传时间: 2020-08-27
详细说明：本文根据2.5Gbps高速串行收发器的工作实际，为降低后续电路设计难度，采用工作速率较高的电流模式逻辑(Current Mode Logic，CML)设计了双环时钟数据恢复电路中的前端1：2解复用电路，采用SMIC 0.18 um模拟混合信号工艺实现并基于SpectraVerilog进行数模混合仿真，结果显示电路可以正常工作，符合预期要求。
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