文件名称:
DSP硬件实现的优化(三)—高速大规模FIR或者乘加算法硬件优化思路
开发工具:
文件大小: 64kb
下载次数: 0
上传时间: 2020-08-27
详细说明：在FPGA设计中，乘法器大部分使用的是内嵌的DSP硬核，如果系统需要跑很高的时钟频率的话，此时会视综合和布线结果而定来决定pipeline寄存器插在何处。由于FPGA的DSP乘法器具有内部插寄存器的功能，那么可以在乘法器内部插入pipeline，也可以在乘法器输出插入pipeline，当然也可以在最后一级全加器的输入前加pipeline，具体的插入点需要根据关键路径而定。
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