文件名称:
基于Verilog HDL设计实现的乘法器性能研究
开发工具:
文件大小: 150kb
下载次数: 0
上传时间: 2020-08-31
详细说明：本文在设计实现乘法器时，采用了4-2和5-2混合压缩器对部分积进行压缩，减少了乘法器的延时和资源占 用率；经Xilinx ISE和Quartus II两种集成开发环境下的综合仿真测试，与用Verilog HDL语言实现的两位阵列乘法器和传统的 Booth编码乘法器进行了性能比较，得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10％，硬件资源占用减少了1％。
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