文件名称:
VIPVS加速7 nm工艺模拟版图设计
开发工具:
文件大小: 476kb
下载次数: 0
上传时间: 2020-10-16
详细说明：在格芯基于7 nm技术研发高速Serdes IP过程中，版图设计的复杂度日益增加。其中复杂DRC(Design Rule Check)验证和复杂MPT(Multi Patterning)方法为整个设计流程带来新的挑战。因此，一个能够应对这些挑战的版图设计流程非常重要，尤其是对EDA工具新功能的应用，例如： Cadence Virtuoso Interactive Physical Verification System(VIPVS)工具。VIPVS能够实现实时sign-off 规格的DRC 验证，缩短版图验证迭代过程，为多重图案上色提供高效的方法。介绍格芯高速Serdes 版图团队如何使用VIPVS(主要讨论高效DRC验证和多重图案上色功能)进行基于格芯7 nm Finfet工艺的高速Serdes芯片版图设计。
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