文件名称:
DSP中的基于CPLD的计算机并口EPP模式设计
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文件大小: 237kb
下载次数: 0
上传时间: 2020-10-23
详细说明：随着人们生活节奏的加快，越来越多的场合需要使用电子手段动态发布信息，对计算机外设的数据采集速度的要求也越来越高。传统的异步串行通讯方式虽然具有数据传输距离较远的优势，但是由于数据传输速度慢，会造成传输速率的瓶颈问题。所以在一些需要高速数据传输的场合，使用并行接口一直是一种比较理想的解决方法。
CPLD主要是由可编程逻辑宏单元（MC，Macro Cell）围绕中心的可编程互连矩阵单元组成。其中MC结构较复杂，并具有复杂的I/O单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的功能。由于CPLD内部采用固定长度的金属线进行各逻辑块的互连，所以设计的逻辑电路具有时间可预测性，避免了分段
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