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文件名称: FPGA设计经验之边沿检测
  所属分类: 其它
  开发工具:
  文件大小: 117kb
  下载次数: 0
  上传时间: 2020-10-20
  提 供 者: weixin_********
 详细说明:在一个时钟频率16MHz的同步串行总线接收电路里,串行总线波特率为1Mbps。在串行总线的发送端是在同步时钟(1MHz)的上升沿输出数据,在接收端在同步时钟的下降沿对输入数据进行接收采样。在这个接收电路里检测同步时钟的下降沿是必不可少的。假设主时钟-clk,同步时钟-rck,同步数据-data。
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