文件名称:
通信与网络中的经典异步FIFO设计方案的深入解读
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文件大小: 113kb
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上传时间: 2020-10-19
详细说明:无论是数据通讯或者SOC(包括FPGA或者ASIC设计)设计,跨时钟域(clock domain crossing)处理都是一件让人很头疼的事情,无论是在设计的前端或者步入设计的后端,都没有很好的工具去做保证,只能靠设计人员的经验进行最大的保证,然而这个问题如果处理不好,你的整个设计可能就完全报废,而最怕的是你的设计时好时坏,有时稳定,有时出错,这个时候你甚至很难进行定位(尤其是上了FPGA开发板或者芯片已经tapout了)。
一般而言,处理跨时钟域的方法有这么几种(大家在网上也都能找到资料,这些资料大都来自几篇经典的论文,中文方面的资料大都是翻译过着理解这几篇论文而来):少量的数据用边
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