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上传时间: 2020-10-17
详细说明：传统的计算锁相环相位噪声方法没有考虑热噪声、闪烁噪声及基准噪声等影响因素，且不能较好地对应于实际电路。为了更好地解决这个问题，提出了一种简单的方法先分别计算各影响因素引起的相位噪声，然后获得比较实用的锁相环电路的总相位噪声。该方法使用特殊的叠加理论，统一各影响因素在一个实际的锁相环电路中的相位噪声传递函数，从而得到锁相环的总相位噪声。为了验证提出的计算公式的有效性，用标准的CMOS 0.25 μm工艺设计了输出时钟为48 MHz的电荷泵锁相环。仿真结果表明，实现了带内相位噪声低于-88.6 dBc/Hz，带外相位噪声为-108.4 dBc/Hz1 MHz。这些电路仿真结果与理论计算结果基本一致，它们的绝对误差低于2.54 dBc/Hz。
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