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文件名称: JPEG-LS多路并行译码的FPGA实现
  所属分类: 其它
  开发工具:
  文件大小: 183kb
  下载次数: 0
  上传时间: 2020-10-24
  提 供 者: weixin_********
 详细说明:提出了一种基于FPGA的JPEG-LS的多路并行译码系统,运用VHDL语言实现,以提高图像的译码速度。系统主要分为检测模块、译码模块和码流分配模块三部分。在检测模块中提取和去除头文件的图像信息,译码模块则根据算法对图像数据进行恢复,码流分配模块为多路并行算法的关键,利用流水线结构的思路采用乒乓操作将码流从检测模块传送到外部RAM。在译码时采用同样的方法将数据送入多个译码模块进行译码。
(系统自动生成,下载前可以参看下载内容)

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