文件名称:
EDA/PLD中的PCB上FPGA的同步开关噪声分析
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文件大小: 159kb
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上传时间: 2020-11-11
详细说明：如今CMOS技术让一块FPGA器件可以拥有多个I/O接口。同时，近几年，低功耗已开始成为高速I/O接口的主流概念。降低功耗最有效的途径就是降低电压，而电压降低就会导致I/O接口所允许的噪声余量变小。因此，对FPGA用户而言，量化芯片、封装和PCB环境下的系统级同步开关噪声(SSN)就显得十分必要。
本文对SSN进行了系统性介绍，着重介绍由FPGA输出缓冲导致的SSN。这种噪声一般被称作同步开关输出噪声(SSO)，与输入缓冲导致的SSN不同。本文介绍了系统级SSO的成因，并提出了一种分层的系统级SSO建模方法。同时，本文还讲解了如何将SSO模型与频域和时域测量相关联，并给出了几种减小SSO
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