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EDA/PLD中的20×18位符号定点乘法器的FPGA实现
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文件大小: 295kb
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上传时间: 2020-11-10
详细说明：摘要：在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4-2压缩的方案，并采用先进的集成电路工艺，使用SMIC 0．18 μm标准单元库，提高了乘法器的速度，节省了器件。利用Xilinx FPGA(xc2vp70-6ffl517)对乘法器进行了综合仿真，完成一次乘法运算的时间为15．922 ns，在减少乘法器器件的同时，提高了乘法器的速度，降低了器件的功耗。
随着计算机和信息技术的快速发展，人们对器件处理速度和性能的要求越来越高，在高速数字信号处理器(DSP)、微处理器和RSIC等各类芯
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