文件名称:
EDA/PLD中的基于FPGA的正码速调整的设计与实现
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文件大小: 182kb
下载次数: 0
上传时间: 2020-11-09
详细说明：摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。
1 引言
在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将 若干个低速数字信号合并成一个高速数字信号流，以便在高速宽带信道中传输。数字复接 器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字信号设备， 其中包含码速调整结构。
码速调整就是把速率不同的各支路信号，调整成与复接设备定时 完全同步的数字信号，以便由复接单元把各个支路信号复接成一个数字流。 码速调整可以分为正码速调整、
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