文件名称:
EDA/PLD中的基于FPGA的高速流水线浮点乘法器设计
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文件大小: 305kb
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上传时间: 2020-11-09
详细说明：摘要：设计了一种支持IEEE754浮点标准的32位高速流水线结构浮点乘法器。该乘法器采用新型的基4布思算法,改进的4:2压缩结构和部分积求和电路,完成Carry Save形式的部分积压缩,再由Carry Look-ahead加法器求得乘积。时序仿真结果表明该乘法器可稳定运行在80M的频率上,并已成功运用在浮点FFT处理器中。
1 引言
在数字化飞速发展的今天，人们对微处理器的性能要求也越来越高。作为衡量微处理器 性能的主要标准，主频和乘法器运行一次乘法的周期息息相关。因此，为了进一步提高微处 理器性能，开发高速高精度的乘法器势在必行。同时由于基于IEEE754 标准的浮点运算具 有
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