文件名称:
针对高速串行接口设计的高效时钟解决方案
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文件大小: 267kb
下载次数: 0
上传时间: 2020-11-08
详细说明：数字系统的设计师们面临着许多新的挑战，例如使用采用了串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。
固定频率振荡器可用于很多通用的SERDES标准；但是，这些解决方案价格昂贵。此外，这种做法缺乏灵活性，并且使调试、测试和生产变得困难。
另
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