文件名称:
EDA/PLD中的复用器重构降低FPGA成本
开发工具:
文件大小: 400kb
下载次数: 0
上传时间: 2020-11-07
详细说明：摘 要： 本文介绍了一种新的复用器重构算法，能够降低FPGA实际设计20％的成本。该算法通过减少复用器所需查找表（LUT）的数量来实现。算法以效率更高的4:1复用器替代2:1复用器树。算法性能的关键在于寻找总线上出现的复用器数量。新的优化方法占用一定的逻辑，这些逻辑由总线进行分担，从而减少了总线上每个比特位所需的逻辑。 （本站编者：该算法已经集成在QuartusII4.2软件中，使用QuartusIi进行综合HDL语言时会自动调用该算法进行综合，本文介绍该算法的详情，本文适合希望深入了解算法的用户阅读）
1. 引言
--- 复用器是数据通道常用的构建模块，被广泛应用在处理器[1]、
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
