文件名称:
EDA/PLD中的基于FPGA的Viterbi译码器设计
开发工具:
文件大小: 172kb
下载次数: 0
上传时间: 2020-11-07
详细说明：摘要：卷积码及其Viterbi译码是现代通信系统中常用的一种信道编码方法。文中介绍了Viterbi译码算法的原理，分析了Viterbi译码器的结构，然后用Verilog语言设计了一种基于Altera公司的EP3C120F780C8芯片的(2，l，7)Viterbi译码器，同时给出了时序仿真图。
0 引言
在现代通信系统中，要使信号能够更可靠地在信道中传输，往往需要我们在信道编码中采用纠错码来降低信号受噪声的影响，以降低传输的误码率。这种方法叫做差错控制编码或纠错编码，其思想是在发送端的信息码元序列中增加一些监督码元，这些监督码与信码之间有一定的关系，接收端可以利用这种关系由信道译码
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