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EDA/PLD中的降低FPGA设计的功耗是一种协调和平衡艺术
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上传时间: 2020-11-06
详细说明：FPGA的功耗高度依赖于用户的设计，没有哪种单一的方法能够实现这种功耗的降低，如同其它多数事物一样，降低功耗的设计就是一种协调和平衡艺术，在进行低功耗器件的设计时，人们必须仔细权衡性能、易用性、成本、密度以及功率等诸多指标。
目前许多终端市场对可编程逻辑器件设计的低功耗要求越来越苛刻。工程师们在设计如路由器、交换机、基站及存储服务器等通信产品时，需要密度更大、性能更好的FPGA，但满足功耗要求已成为非常紧迫的任务。而在消费电子领域，OEM希望采用FPGA的设计能够实现与ASIC相匹敌的低功耗。
尽管基于90nm工艺的FPGA的功耗已低于先前的130nm产品，但它仍然是整个系统功耗的
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