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上传时间: 2020-11-17
详细说明：Xilinx可编程逻辑器件的全局时钟为时钟分配树的结构，如下图所示。
图 可编程逻辑器件的时钟分配树结构
FPGA内部的时钟分为多个区域(某些高端的FPGA)或分为4个象限(某些低端的FPGA)，在这个区域或象限内有特定多的时钟能够驱动寄存器和RAM的时钟端。另外，在树干上有专用的时钟线将进入这些区域和象限的时钟连接起来。
1．全局时钟树和全局时钟缓冲器
全局时钟网络是一个很长且扇出也很大的网络，所以一定不是最短的路径。它会有相对较大的延时，其优点在于Skew很小。即通过全局时钟网络到FPGA内部的各种资源时，时钟沿同时到达。这样对于一个同步的系统，时序的计算和分析
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