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上传时间: 2020-11-17
详细说明：从图1所示的系统框图中可以看出内部处理是相当复杂的，为了让读者更好地了解接口的设计过程，笔者在框图中划分了内部处理模块，即分为LO接口处理模块、用户FIFO和参数配置3大部分。其中最关键的部分是I/O接口处理，它把高速数据在FPGA内部利用Virtex-5器件内部ISERDES、OSERDES和IODELAY资源进行了串并转换和DPA(动态相位对齐)。
图1 Xilinx SPL-4解决方案框图
(1)Sink Core I/0接口设计
对于数据通道，Sink Core的接收数据在FPGA I/O内部通过ISERDES串并转换后，把数据速率降低供内部处理。这样做的目的是降
(系统自动生成,下载前可以参看下载内容)
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