文件名称:
基础电子中的CPLD/FPGA测频专用模块的VHDL程序设计
开发工具:
文件大小: 95kb
下载次数: 0
上传时间: 2020-11-16
详细说明：利用VHDL设计的测频模块逻辑结构如图13．4所示，其中有关的接口信号规定女口＾阝：
（1）TF（P2.7）：TF=0时等精度测频； TF=1时测脉宽。
（2）CLR/TRIG（P2.6）：当TF＝0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。
（3）ENDD（P2.4）：脉宽计数结束状态信号，ENDD=1计数结束。
（4）CHOICE（P3.2）：白校/测频选择，CHOICE=1测频；CHOICE＝0自校。
（5）START（P2.5）：当TF＝0时，作为预置门闸，门宽可通过键盘由单片机控制，START＝1时预置门开；当
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