文件名称:
EDA/PLD中的系统的有关仿真/FIFO的仿真
开发工具:
文件大小: 97kb
下载次数: 0
上传时间: 2020-11-16
详细说明：本次设计使用了Altera LPM库中的CSFIFO，即Cycle＿Shared＿FIFO。FIFO用于与主处理器，如单片机或DSP进行数据接口。为了便于观察系统输出，调试过程中使用的FIFO深度值只设置为4。
（1）仿真激励源：同步时钟CLK，写使能WE，八位数据输入端口DATA；
（2）仿真期望结果：当主处理器向FIFO写完一帧像素点数据后，READY信号输出值为零，同时，FIFO封锁输入通道，外部数据不能再写入FIFO。此时，PROCESS EN信号输出为1，通知Sobel滤波处理模块从FIFO中读像素点数据，当ΠFO的数据全部输出后，FIFO重新变为空，READY信号恢复为
(系统自动生成,下载前可以参看下载内容)
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