开发工具:
文件大小: 77kb
下载次数: 0
上传时间: 2020-11-14
详细说明：同步管道突发式SRAM大体的结构如图所示。这种类型的SRAM需要考虑适应CPU的突发传输模式，图中“突发控制”部分就是为此设计的电路。
图 同步管道突发式SRAM的内部框图
现在的CPU都在内部装载高速缓冲存储器，以便于提高对连续区域的存取效率。即使针对外部总线，也设计了类似提高对连续区域存取效率的总线周期，该总线周期称为突发传输周期。 在突发传输周期中，虽然通常是将连续4字的数据汇总后进行传输，但只要知道开始地址，之后就可确定存取地址的顺序。因此，像通常存储器的存取方式那样，不必输出每次的地址，只要输出最初的地址，之后与时钟同步，就可连续输出数据，这样就可以实现高速化的目
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
