文件名称:
Actel面向FPGA设计的新版IDE支持添加时序约束功能
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文件大小: 65kb
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上传时间: 2020-12-01
详细说明：Actel公司日前宣布推出最新的Libero集成设计环境(IDE) 6.2版本。新版本集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列(FPGA)设计人员在质量、效率和功能方面获得最好的效果。与Libero 6.2一同推出的还有Actel全新SmartTime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。 在这个Libero版本中，Actel和Mentor进一步合作，把Mentor Graphics的世界级ModelSim AE仿真作为Libero“Gold”套装的重要组成部分，L
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