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文件名称: 嵌入式系统/ARM技术中的ST-BUS总线接口模块的Verilog HDL设计
  所属分类: 其它
  开发工具:
  文件大小: 150kb
  下载次数: 0
  上传时间: 2020-12-10
  提 供 者: weixin_********
 详细说明:摘 要: ST-BUS是广泛应用于E1通信设备内部的一种模块间通信总线。结合某专用通信系统E1接口转换板的设计,本文对ST-BUS总线进行了介绍,讨论了ST-BUS总线接口收发模块的设计方法,给出了Verilog HDL实现和模块的时序仿真图。       关键词:ST-BUS;Verilog HDL;接口模块;E1;CPLD 引言       随着数字技术的迅速发展,现代通信系统已成为一个庞大的综合化数字网络。电信核心网络除了提供传统电话服务外,还为其它专用通信(比如警用集群通信等)提供中继服务。电信系统一般从交换机引出E1信号线路以供其它专用通信系统接入。为了满足电信网的接入规范,E1终端
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