文件名称:
EDA/PLD中的基于CPLD的位同步时钟提取电路设计
开发工具:
文件大小: 103kb
下载次数: 0
上传时间: 2020-12-10
详细说明：引言
异步串行通信是现代电子系统中最常用的数据信息传输方式之一，一般情况下，为了能够正确地对异步串行数据进行发送和接收，就必须使其接收与发送的码元同步，位同步时钟信号不仅可用来对输入码元进行检测以保证收发同步，而且在对接收的数字码元进行各种处理等过程中，也可以为系统提供一个基准的同步时钟。
本文介绍的位同步时钟的提取方案，原理简单且同步速度较快。整个系统采用VerilogHDL语言编写，并可以在CPLD上实现。
位同步时钟的提取原理
本系统由一个跳变沿捕捉模块、一个状态寄存器和一个可控计数器共三部分组成，整个系统的原理框图如图1所示，其中data_in是输入系统的串行信号，clock
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