文件名称:
通信与网络中的高速Viterbi译码器的优化和实现
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文件大小: 80kb
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上传时间: 2020-12-10
详细说明：摘要：大约束度卷积码作为信道纠错编码在通信中得到了广泛的应用，而其相应的Viterbi译码器硬件复杂度大，限制了译码速度。分析了Viterbi译码器的结构，优化了各模块，合理地组织了存储器结构，简化了接口电路。用FPGA实现Viterbi译码器，提高了译码器速度。 关键词：卷积码 Viterbi译码 ACS 路径度量存储 FPGA实现Viterbi算法是一种基于最大后验概率的卷积译码算法，应用广泛。CDMA的IS-95标准和WCDMA 3 GPP标准将卷积码作为高速实时数据传输的信道纠错编码，使Viterbi译码器成为移动通信系统的重要组成部分。为保证纠错性能，卷积码结束度一般选择比较大
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