文件名称:
EDA/PLD中的基于FPGA的规则(3，6)LDPC码译码器
开发工具:
文件大小: 87kb
下载次数: 0
上传时间: 2020-12-10
详细说明：摘要：基于软判决译码规则，采用完全并行的解码结构，使用Verilog硬件描述语言，在Xilinx公司的FPGA（Virtex-2 xcv1000）上实现了码率为1/2、帧长为20bit的规则（3，6）LDPC码的译码器，最大传输速率可达20Mbps。对LDPC码的实际应用具有重要的推动作用。 关键词：LDPC码 变量节点 校验检点 因子图 译码在通信系统中纠错码被用来提高信道传输的可靠性和功率利用率，低密度奇偶校验码（LDPC码）是目前最逼近香农限的一类纠错码。1962年，Gallager首次提出了LDPC码的古典模型，即规则（regular）的LDPC码：（n,j,k），校验矩阵H具有
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