您好,欢迎光临本网站![请登录][注册会员]  
文件名称: EDA/PLD中的Verilog HDL 主要功能list
  所属分类: 其它
  开发工具:
  文件大小: 46kb
  下载次数: 0
  上传时间: 2020-12-09
  提 供 者: weixin_********
 详细说明:y 基本逻辑门,例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型,例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括:行为描述方式—使用过程化 结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型:线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计,可使用模块实例结构描述任何层次。y 设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。y Verilog HDL
(系统自动生成,下载前可以参看下载内容)

下载文件列表

相关说明

  • 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
  • 本站是交换下载平台,提供交流渠道,下载内容来自于网络,除下载问题外,其它问题请自行百度
  • 本站已设置防盗链,请勿用迅雷、QQ旋风等多线程下载软件下载资源,下载后用WinRAR最新版进行解压.
  • 如果您发现内容无法下载,请稍后再次尝试;或者到消费记录里找到下载记录反馈给我们.
  • 下载后发现下载的内容跟说明不相乎,请到消费记录里找到下载记录反馈给我们,经确认后退回积分.
  • 如下载前有疑问,可以通过点击"提供者"的名字,查看对方的联系方式,联系对方咨询.
 输入关键字,在本站1000多万海量源码库中尽情搜索: