文件名称:
EDA/PLD中的Verilog HDL 主要功能list
开发工具:
文件大小: 46kb
下载次数: 0
上传时间: 2020-12-09
详细说明：y 基本逻辑门，例如and 、or 和nand 等都内置在语言中。y 开关级基本结构模型，例如pmos 和nmos 等也被内置在语言中。y 可采用三种不同方式或混合方式对设计建模。这些方式包括：行为描述方式—使用过程化 结构建模；数据流方式—使用连续赋值语句方式建模；结构化方式—使用门和模块实例语句描述建模。y Verilog HDL 中有两类数据类型：线网数据类型和寄存器数据类型。线网类型表示构件间的物理连线，而寄存器类型表示抽象的数据存储元件。y 能够描述层次设计，可使用模块实例结构描述任何层次。y 设计的规模可以是任意的；语言不对设计的规模（大小）施加任何限制。y Verilog HDL
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