文件名称:
EDA/PLD中的用FPGA实现非标码速向标准码速的调整
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文件大小: 62kb
下载次数: 0
上传时间: 2020-12-09
详细说明：摘要：本文主要讨论了如何利用FPGA可编程芯片实现计算机输出的异步非标码速（如9.6k、19.2k、57.6k、115.2k、460.8k等）到其邻近的标准码速（如64k、128k、256k、512k）的调整，实现该数据与通用传输系统的适配，以便能进行远程监控。关键词：码速调整 FPGA 一、概述现在，利用计算机进行异地数据采集正应用到越来越多的场合，如何高效而低成本地回传数据成为一个值得讨论的问题。由于计算机输出的数据一般都是异步数据，而且码率与通信的标准码率也不一致，如果要利用现有的电信网络进行传输，就会涉及到码速调整和异同步转换的接口问题，由于码速调整的内型比较多，本文将只讨论如何将较低
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