文件名称:
EDA/PLD中的Verilog HDL相等关系操作符
开发工具:
文件大小: 25kb
下载次数: 0
上传时间: 2020-12-09
详细说明：相等关系操作符有:* = =（逻辑相等）* !=（逻辑不等）* = = =（全等）* != =（非全等） 如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比较中，值x和z具有通常的意义，且结果可以不为x。也就是说，在逻辑比较中，如果两个操作数之一包含x或z，结果为未知的值（x）。 如下例，假定：Data = 'b11x0;Addr = 'b11x0;那么：Data = = Addr不定，也就是说值为x，但：Data = = = Addr为真，也就是说值为1。 如果操作数的长度不相等，长度较小的操作数在左侧添0
(系统自动生成,下载前可以参看下载内容)
下载文件列表
相关说明
- 本站资源为会员上传分享交流与学习,如有侵犯您的权益,请联系我们删除.
- 本站是交换下载平台，提供交流渠道，下载内容来自于网络，除下载问题外，其它问题请自行百度。
- 本站已设置防盗链，请勿用迅雷、QQ旋风等多线程下载软件下载资源，下载后用WinRAR最新版进行解压.
- 如果您发现内容无法下载，请稍后再次尝试；或者到消费记录里找到下载记录反馈给我们.
- 下载后发现下载的内容跟说明不相乎，请到消费记录里找到下载记录反馈给我们，经确认后退回积分.
- 如下载前有疑问，可以通过点击"提供者"的名字，查看对方的联系方式，联系对方咨询.
