文件名称:
EDA/PLD中的Verilog HDL的三态门
开发工具:
文件大小: 25kb
下载次数: 0
上传时间: 2020-12-09
详细说明：三态门有:bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：tristate_gate[instance_name] (OutputA, InputB,ControlC); 第一个端口OutputA是输出端口，第二个端口InputB是数据输入，ControlC是控制输入。根据控制输入，输出可被驱动到高阻状态，即值z。对于bufif0，若通过控制输入为1，则输出为z；否则数据被传输至输出端。对于bufif1，若控制输入为0，则输出为z。对于notif0，如果控制输出为1，那么输出为z；否
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