文件名称:
EDA/PLD中的Verilog HDL设计模拟
开发工具:
文件大小: 59kb
下载次数: 0
上传时间: 2020-12-09
详细说明：Verilog HDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为“变化时保存”或作为选通的数据存储。最后，设计验证可以通过在初始化语句中写入相应的语句自动与期望的响应值比较完成。下面是测试模块Top的例子。该例子测试2.3节中讲到的FA_Seq模块。‘timescale 1ns/1nsmodule Top; // 一个模块可以有一个空的端口列表。reg PA, PB, PCi;wire PCo, PSum;// 正在测试的实例化模块：FA_Seq F1(PA, PB, PCi, PSum, PCo);
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