文件名称:
EDA/PLD中的Verilog HDL中未说明的线网
开发工具:
文件大小: 20kb
下载次数: 0
上传时间: 2020-12-09
详细说明：在Verilog HDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为1位线网。可以使用`default_nettype编译器指令改变这一隐式线网说明方式。使用方法如下：`default_nettype net_kind例如，带有下列编译器指令：`default_nettype wand任何未被说明的网缺省为1位线与网。
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